Коммутаторы с разделяемой памятью
Третья базовая архитектура взаимодействия портов —
двухвходовая разделяемая память. Пример такой архитектуры приведен на рис.
4.34.
Входные блоки процессоров портов соединяются с переключаемым
входом разделяемой памяти, а выходные блоки этих же процессоров соединяются с
переключаемым выходом этой памяти. Переключением входа и выхода разделяемой
памяти управляет менеджер очередей выходных портов. В разделяемой памяти
менеджер организует несколько очередей данных, по одной для каждого выходного
порта. Входные блоки процессоров передают менеджеру портов запросы на запись
данных в очередь того порта, который соответствует адресу назначения пакета.
Менеджер по очереди подключает вход памяти к одному из входных блоков
процессоров и тот переписывает часть данных кадра в очередь определенного
выходного порта. По мере заполнения очередей менеджер производит также
поочередное подключение выхода разделяемой памяти к выходным блокам процессоров
портов, и данные из очереди переписываются в выходной буфер процессора.
Рис. 4.34. Архитектура разделяемой
памяти
Память должна быть достаточно быстродействующей для
поддержания скорости переписи данных между N портами коммутатора. Применение
общей буферной памяти, гибко распределяемой менеджером между отдельными
портами, снижает требования к размеру буферной памяти процессора порта.